蒲寫未來”
Very high speed integrated Hardware Description Language (VHDL)-是IEEE,工业标准硬件描述语言-用语言的方式而非图形等方式描述硬件电路容易修改容易保存-特别适合于设计的电路有:复杂组合逻辑电路,如:-译码器,编码器,加减法器,多路选择器,地址译码器…...状态机等等……..VHDL的功能和标准 VHDL 描述-输入端口-输出端口-电路的行为和功能VHDL有过两个标准:-IEEE Std 1076-1987 (called VHDL 1987)-IEEE Std 1076-1993 (called VHDL 1993)Altera VHDLAltera Max+Plus II 支持VHDL 1987 and 1993两者版本Max+Plus II 只支持上述两种IEEE standard VHDL语言的可综合子集关于VHDL超高速集成电路(VHSIC)硬件描述语言IEEE 标准高级的硬件行为描述语言尤其适合描述大的或者复杂的设计可以在文本编辑器中使用"Insert VHDL Template"功能插入VHDL模板怎样使VHDL程序变成实用电路VHDL文本编辑器VHDL综合器FPGA/CPLD适配器FPGA/CPLD编程下载器FPGA/CPLD器件和电路系统时序与功能仿真器VHDL仿真器ALTERACadenceExemplarSynopsysSynplicityViewlogic…...VHDL 设计流程:V-S-F-PVVHDLEntryUse any Text Editor to input your designSSynthesisUse any VHDL Compiler to convertyour language designto Gate level withoptimization in termof Speed / AreaFFittingArchitecture SynthesisTo map the logicto Altera Device Architecturee.g. LUT, Carry/Cascade Chain,EAB......(further logic optimization)PPerogr.DownLoadConfigure/Programming the Altera Deviceand do on board debugging,prototyping or productionA,用VHDL设计一个2选1多路通道C,用VHDL设计4位加法器D,用VHDL设计4位计数器E,用VHDL设计7段16进制译码器通过实例学VHDLB,用VHDL设计一个D触发器STEP BY STEP,I'II WIN!F,用VHDL设计状态机A,设计一个2选1多路通道程序包实体结构体信号传输符号信号传输符号VHDL基本语法小结1库和程序包:IEEE库,STD_LOGIC_1164程序实体: ENTITY name …END ENTITY 端口信号模式: IN ,OUT,INOUT,BUFFER信号数据类型,和信号传输符号"<= ":STD_LOGIC,BIT,INTEGER,BOOLEA结构体: ARCHITECTURE name OF entity_name…END ARCHITECTURE;文件存盘取名: MUX21.VHDB,用VHDL设计一个D触发器ddf1引进内部节点信号进程和敏感信号检测CLK上升沿将数据输出端口顺序语句比较用4种不同语句的D触发器VHDL程序LIBRARY IEEE;USE IEEE.std_logic_1164.all;ENTITY tdff ISPORT(clk, d: in std_logic;q : out std_logic);END tdff;architecture behaviour OF tdffIBEGINPROCESSBEGINwait until clk = '1';q <= d;END PROCESS;END behaviour;Entity test1 isport (clk, d : in bit;q : out bit);end test1;architecture test1_body of test1 isbeginprocess (clk)beginif (clk = '1') thenq <= d;end if;end process;end test1_body;LIBRARY IEEE;USE IEEE.std_logic_1164.all;Entity test1 isport (clk, d : in bit;q : out bit);end test1;architecture test1_body of test1 isbeginprocess (clk,d)beginif rising_edge(clk) thenq <= d;end if;end process;end test1_body;VHDL基本语法小结2定义信号SIGNAL:SIGNAL A1 : STD_LOGIC预定义属性EVENT:CLK'EVENT PROCESS语句结构: 顺序语句,行为描述语句敏感信号表,PROCESS语句特点IF语句,不完整性IF语句特点时序电路描述时钟上升沿测试语句结构:CLK'EVENT AND CLK = '1 'C,用VHDL设计4位加法器为什么要用这个程序包 为什么要用这个程序包 注意标准逻辑位矢量的表达方式!注意标准逻辑位矢量的表达方式!并行赋值语句并行赋值语句加数加数被加数被加数低位进位低位进位和和溢出进位溢出进位8位被加数8位被加数8位加数8位加数进位进位8位和8位和溢出进位溢出进位VHDL基本语法小结3预定义运算符加载函数:STD_LOGIC_UNSIGNED程序包;标准逻辑位矢量数据类型: STD_LOGIC_VECTOR( 7DOWNTO 0) 并置操作符:"& "a <= '1' &'0' &b(1) &e(2)IF a &d = "10100011" THEN并行赋值语句总线连接的原理图画法D,用VHDL设计4位计数器AB01010101取整数数据类型,为什么 取整数数据类型,为什么 整数取值范围整数取值范围端口信号模式取BUFFER,为什么 端口信号模式取BUFFER,为什么 注意整数和位的不同表达方式!注意整数和位的不同表达方式!定输出信号数据类型为整数类型:INTEGER,必须定义整数取值范围,RANGE 15 DOWNTO 0VHDL基本语法小结4端口信号模式取缓冲型:BUFFER 整数和位的表达方式:1 + 5 ;'1';"1011"号加号算术符的适用范围:Q <= Q + 1 ;位矢量的表达:INTEGER,STD_LOGIC_VECTER修改后的程序运算符加载注意,信号端口模式和数据类型的改变!注意,信号端口模式和数据类型的改变!注意,引进内部信号矢量!注意,引进内部信号矢量!4位锁存器组合电路加1器锁存信号输出反馈4位计数器设计小结用两种不同的表达方式描述同一计数器后一种表达方式更具一般性计数器由组合电路模块和时序电路模块构成加1组合电路,锁存器;计数时钟其实是锁存信号BUFFER并非是一种特殊的硬件端口结构,只是一种功能描述.注意BUFFER与INOUT不同.E,用VHDL设计7段16进制译码器用CASE语句完成真值表的功能向7段数码管输出信号,最高位控制小数点注意,此语句必须加入注意,此语句必须加入4位加法计数器4位加法计数器7段译码器7段译码器8位总线输出8位总线输出信号输出信号输出VHDL基本语法小结5定义信号SIGNAL:SIGNAL A1 : STD_LOGIC;预定义属性EVENT:CLK'EVENT PROCESS语句结构: 顺序语句,行为描述语句号敏感信号表,PROCESS语句特点:STD_LOGIC,BIT,INTEGER,BOOLEAIF语句,不完整性IF语句特点时序电路描述
樱桃小胖子O
VHDL语言的基本结构 VHDL语言通常包括库说明、实体说明、结构体说明3个部分。library ieee;use ieee.std_logic_1164.all; --库说明entity dff1 isport(clk,d:in std_logic; q:out std_logic);end dff1; --实体说明architecture rtl of dff1 isbegin process(clk) begin if(clk'event and clk='1')then q<=d; end if; end process;end rtl; --结构体说明 VHDL提供5个库，IEEE库，STD库,VITAL库，自定义库和WORK库IEEE库包含的常用程序包有： std_logic_1164：常用数据类型（其中有std_logic、std_logic_vector数据类型）和函数的定义、各种类型转换 函数及逻辑运算。 std_logic_arith：它在std_logic_1164的基础上定义了无符号数unsigned、有符号数signed数据类型并为其定义了相应的算术运算、比较，无符号数unsigned、有符号数signed及整数integer之间转换函数。 std_logic_unsigned和std_logic_signed：定义了integer数据类型和std_logic及std_logic_vector数据类型混合运算的运算符，并定义了一个由std_logic_vector型到integer型的转换函数。其中std_logic_signed中定义的运算符是有符号数运算符。 STD库是标准库，包含两个程序包： standard：定义了基本数据类型、子类型和函数及各种类型的转换函数等。 textio文本程序包：定义了支持文本文件操作的许多类型和子程序等。在使用textio程序包之前，需要先写上use语句use std.txtio.all。 VITAL库：使用VITAL可以提高门级时序仿真的精度，一般在VHDL语言程序进行仿真时使用。主要包含两个程序包。 VITAL_timing：时序仿真包 VITAL_primitives：基本单元程序包 WORK库，是现行的工作库，设计人员设计的VHDL语言程序的编译结果不需任何说明，都将存放在WORK库中。WORK库可以是设计者个人使用，也可提供给设计组多人使用。 库说明的语法结构library 库名；use 库名.程序包名.项目名；###########################################################################################实体说明实体的电路意义相当于器件，在电路原理图上相当于元件符号，他是完整的、独立的语言模块实体说明语句的语法：entity 实体名 is port（端口1： 端口方式1 端口类型1； 端口2： 端口方式2 端口类型2；......）；end 实体名端口方式有五种：in 输入类型 信号从该端口进入实体out 输出类型 信号从实体内部经该端口输出inout 输入输出类型 信号既可以从该端口输入也可以输出buffer 缓冲型 与out类似但在结构体内部可以作反馈linkage 无制定方向，可以与任何方向的信号连接############################################################################################结构体说明结构体会给模块的具体实现，指定输入与输出之间的行为。结构体语法如下：architecture 结构体名称 of 实体名 is 结构体说明部分；begin 结构体并行语句部分；end 结构体名称；结构体说明：对结构体内部所使用的信号、常数、数据类型和函数进行定义。结构体并行语句：具体确定各个输入、输出之间的关系，描述了结构体的行为，是一组并行处理语句。结构体对实体的输入输出关系可以用3中方式进行描述，即行为描述（基本设计单元的数学模型描述）、寄存器传输描述（数据流描述）、和结构描述（逻辑元器件连接描述）。不同的描述方式，只体现在描述语句上，而框架是完全一样的
出格范儿
vdhl程序开头是entity的定义和architecture的声明，最后是end architecture。下面是一个vdhl的例子，你对比一下好了entity bit_rtl_adder（实体名称） is port ( in1 : bit_vector; in2 : bit_vector; cntl : bit; pout : out bit_vector ----端口名称 方向 类型 );end bit_rtl_adder; architecture func（构造体名称） of bit_rtl_adder（实体名称） isbeginp1: process(cntl) begin if cntl='1' then pout <= in1+in2; end if; end process;end func;你的那些代码，需要增加
